(本文編譯自SemiWiki）

在半導(dǎo)體技術(shù)迭代速度日益加快的當(dāng)下，芯片性能提升與功耗控制之間的矛盾愈發(fā)凸顯，傳統(tǒng)CMOS技術(shù)的縮放極限逐漸顯現(xiàn)。比利時(shí)微電子研究中心（imec）近期在晶圓對晶圓混合鍵合和背面互連方面取得的突破性進(jìn)展，正為CMOS 2.0鋪平道路。這一創(chuàng)新技術(shù)正以范式轉(zhuǎn)變之勢，重新定義芯片設(shè)計(jì)的未來方向。

什么是CMOS 2.0？

CMOS 2.0由imec于2024年正式提出，其核心創(chuàng)新在于打破傳統(tǒng)芯片功能的平面布局限制，將片上系統(tǒng)（SoC）拆解為垂直疊加的專用功能層——最底層的高驅(qū)動(dòng)邏輯層專注承載高速運(yùn)算等重負(fù)荷任務(wù)，中間的高密度邏輯層擅長并行處理多任務(wù)，頂層則可靈活疊加存儲(chǔ)器層以實(shí)現(xiàn)數(shù)據(jù)的快速存取。

更具革命性的是，它在芯片背面構(gòu)建了專屬的背面供電網(wǎng)絡(luò)（BSPDN），徹底改變了傳統(tǒng)正面供電的繞路模式，有效降低了功耗損耗。

每個(gè)功能層都會(huì)通過系統(tǒng)-技術(shù)協(xié)同優(yōu)化（STCO）針對特定需求進(jìn)行精準(zhǔn)打磨，這種設(shè)計(jì)思路超越了傳統(tǒng)通用平臺(tái)的局限，實(shí)現(xiàn)了片上系統(tǒng)內(nèi)部的異構(gòu)堆疊，其集成度較當(dāng)前處理器上靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）的3D堆疊技術(shù)更上一層樓。

CMOS 2.0核心技術(shù)

CMOS 2.0的核心是采用先進(jìn)的3D互連技術(shù)和背面供電網(wǎng)絡(luò)（BSPDN）。這兩項(xiàng)技術(shù)允許在晶圓的兩面實(shí)現(xiàn)高密度連接，將有源器件層懸浮在獨(dú)立的互連堆疊之間。

在2025年超大規(guī)模集成電路（VLSI）研討會(huì)上，imec展示了CMOS 2.0的重要技術(shù)里程碑：成功實(shí)現(xiàn)250納米間距的晶圓對晶圓混合鍵合，以及背面120納米間距的穿介質(zhì)通孔（TDV）。這些突破為邏輯對邏輯、內(nèi)存對邏輯的堆疊提供了所需的精細(xì)度，克服了人工智能（AI）和移動(dòng)設(shè)備等多種應(yīng)用在計(jì)算縮放方面的瓶頸。

晶圓對晶圓混合鍵合的突出優(yōu)勢在于能夠?qū)崿F(xiàn)亞微米間距，從而提供高帶寬和低能耗的信號傳輸。該工藝包括在室溫下對準(zhǔn)并鍵合兩個(gè)經(jīng)過加工的晶圓，隨后通過退火形成永久性的銅-銅（Cu-to-Cu）鍵合和介質(zhì)鍵合。

Imec持續(xù)優(yōu)化這一流程，2023年使用氮化硅碳（SiCN）介質(zhì)實(shí)現(xiàn)了可靠的400納米間距連接，具備更好的強(qiáng)度和可擴(kuò)展性。為追求更小間距，團(tuán)隊(duì)通過仿真發(fā)現(xiàn)非均勻鍵合波會(huì)導(dǎo)致晶圓變形，進(jìn)而影響對準(zhǔn)精度，為此他們引入鍵合前光刻校正技術(shù)，最終實(shí)現(xiàn)300納米間距連接，95%的芯片對準(zhǔn)誤差控制在25納米以內(nèi)。在2025年VLSI研討會(huì)上，imec進(jìn)一步展示了在六邊形焊盤網(wǎng)格上實(shí)現(xiàn)250納米間距的可行性，菊花鏈測試中取得了優(yōu)異的電性能良率，不過全晶圓良率的提升仍需依賴新一代鍵合工具的研發(fā)突破。

作為正面鍵合的補(bǔ)充，背面互連通過納米穿硅通孔（nTSV）或直接接觸實(shí)現(xiàn)正反面連接。對于CMOS 2.0的多層堆疊結(jié)構(gòu)而言，這一技術(shù)確保了晶圓兩面金屬層的無縫集成，背面供電網(wǎng)絡(luò)（BSPDN）從背面提供電力，以減少電壓降（IR drop），并緩解正面后端工藝（BEOL）的信號擁堵問題。

imec在2025年VLSI研討會(huì)上演示了采用無阻擋層的鉬填充穿介質(zhì)通孔（TDV），底部直徑為20納米，間距為120納米，通過淺溝槽隔離中的通孔優(yōu)先方法制造。極致的晶圓減薄工藝保持了低深寬比，而高階光刻校正確保了穿介質(zhì)通孔（TDV）與55納米背面金屬層之間15納米的對準(zhǔn)余量。這一設(shè)計(jì)平衡了晶圓兩面的精細(xì)間距連接，對于堆疊邏輯、內(nèi)存和靜電放電（ESD）保護(hù)等多個(gè)異構(gòu)層至關(guān)重要。

背面供電網(wǎng)絡(luò)（BSPDN）通過將電源分配轉(zhuǎn)移到背面，進(jìn)一步提升了CMOS 2.0的性能，能夠采用更寬、電阻更低的互連線路。各大代工廠已將其應(yīng)用于先進(jìn)工藝節(jié)點(diǎn)。設(shè)計(jì)-技術(shù)協(xié)同優(yōu)化（DTCO）研究表明，該技術(shù)在通用型設(shè)計(jì)中實(shí)現(xiàn)了性能、功耗、面積（PPAC）的提升，而2025年VLSI研討會(huì)上展示的研究成果已將其擴(kuò)展到了開關(guān)域架構(gòu)——這與功耗可控的移動(dòng)片上系統(tǒng)（SoC）密切相關(guān)。在一款2納米移動(dòng)處理器設(shè)計(jì)中，與正面供電網(wǎng)絡(luò)（PDN）相比，背面供電網(wǎng)絡(luò)（BSPDN）將電壓降（IR drop）降低了122毫伏，使得棋盤格布局中的電源開關(guān)數(shù)量減少。這帶來了22%的面積節(jié)省，同時(shí)提升了性能和能效。

這些進(jìn)展已將CMOS 2.0從概念推向了實(shí)用化。通過在片上系統(tǒng)（SoC）內(nèi)部實(shí)現(xiàn)異構(gòu)集成，這些技術(shù)為半導(dǎo)體生態(tài)系統(tǒng)（從無晶圓廠設(shè)計(jì)公司到系統(tǒng)集成商）提供了可擴(kuò)展的解決方案。隨著間距縮小至200納米以下，與設(shè)備供應(yīng)商的合作將成為克服對準(zhǔn)挑戰(zhàn)的關(guān)鍵。歸根結(jié)底，高密度的正面和背面互連預(yù)示著計(jì)算創(chuàng)新的新時(shí)代，能夠滿足日益多樣化的應(yīng)用領(lǐng)域?qū)π阅堋⒐暮兔芏鹊男枨蟆?/p>

結(jié)語

從概念雛形到實(shí)用化落地，CMOS 2.0的跨越式發(fā)展離不開技術(shù)創(chuàng)新的持續(xù)驅(qū)動(dòng)與產(chǎn)業(yè)生態(tài)的協(xié)同支撐。通過在片上系統(tǒng)內(nèi)部實(shí)現(xiàn)高效異構(gòu)集成，它為半導(dǎo)體行業(yè)從無晶圓廠設(shè)計(jì)公司到系統(tǒng)集成商的全產(chǎn)業(yè)鏈，提供了兼具靈活性與可擴(kuò)展性的解決方案，有效應(yīng)對了不同應(yīng)用場景對芯片性能、功耗與密度的多元化需求。CMOS 2.0的發(fā)展，也為人工智能、移動(dòng)終端、高性能計(jì)算等領(lǐng)域注入強(qiáng)勁動(dòng)力。