三維異構(gòu)異質(zhì)集成系統(tǒng)架構(gòu)須依賴STCO聯(lián)合設計開發(fā)來實現(xiàn)其極致性能。

10月11日，在第三屆集成芯片和芯粒大會上，武漢新芯集成電路股份有限公司總經(jīng)理孫鵬圍繞基于混合鍵合的三維集成制造工藝展開深度分享，系統(tǒng)剖析了該技術(shù)的發(fā)展趨勢、關(guān)鍵工藝挑戰(zhàn)、三維集成系統(tǒng)設計流程及工藝設計協(xié)同中的機遇與難題。

我們在報告中捕捉了幾個關(guān)鍵信息：

• 封裝級與晶圓級的三維集成協(xié)同發(fā)展，在算力密度、高效互聯(lián)、功能集成、性能提升等方面不斷創(chuàng)新，推動產(chǎn)業(yè)技術(shù)升級，滿足人工智能的硬件需求；
• 晶圓級三維集成技術(shù)需要大量設備、材料及工藝創(chuàng)新，以解決復雜結(jié)構(gòu)的應力匹配、低熱預算及系統(tǒng)良率問題；
• 存算一體不斷推動新的工藝+產(chǎn)品形態(tài)；
• 2D/3D制造和EDA工具的開放融合有助于加速和優(yōu)化三維集成設計流程，降低設計成本，加速高性能芯片占據(jù)市場；
• 產(chǎn)業(yè)化過程中，通過冗余設計、可測性設計和結(jié)構(gòu)優(yōu)化等方面的工作，提高可靠性、優(yōu)化成本也是至關(guān)重要的課題。

算力需求與算力硬件發(fā)展方向

隨著人工智能技術(shù)與應用的快速發(fā)展，模型訓練與推理對算力的需求急劇增長，且AI算法對算力需求的增長速度遠超摩爾定律，每2個月便實現(xiàn)翻一番。與此同時，云側(cè)、端側(cè)、邊側(cè)等應用場景與服務模式仍在高速發(fā)展的過程中，市場空間巨大。據(jù)預測，近年來中國智能算力規(guī)模年增長速度超過40%，是未來的核心競爭力基石。

然而，硬件芯片算力提升正面臨挑戰(zhàn)。孫鵬在會上提出芯片算力計算公式：芯片算力↑=晶體管密度↑（制造工藝）x芯片面積↑（集成面積）×算力/晶體管↑（計算架構(gòu)），即需從“更小尺寸、更大面積、更直接架構(gòu)”三個維度提升算力。

但當前先進邏輯工藝、存儲技術(shù)逐漸逼近物理極限，迭代速度放緩，性能收益減小，成本投入?yún)s顯著增加，傳統(tǒng)技術(shù)路徑已難以滿足算力持續(xù)增長的需求。

三維集成是破局關(guān)鍵

面對傳統(tǒng)技術(shù)瓶頸，三維異構(gòu)異質(zhì)集成成為重要破局方向。該技術(shù)支持創(chuàng)新的架構(gòu)設計及三維空間的高度集成，能夠提供比單體芯片更優(yōu)越的性能與能效，為算力芯片的快速可持續(xù)發(fā)展提供有力支撐。其中，混合鍵合技術(shù)相較于其他先進封裝技術(shù)，具備極致的高密度連接和傳輸帶寬、更高的能效以及更小的集成系統(tǒng)體積，其優(yōu)勢尤為突出。

目前，基于混合鍵合的三維集成技術(shù)已在多個領域取得成功應用，包括3D SOC處理器、近存計算、高帶寬存儲、高速數(shù)據(jù)傳輸等。不過，三維異構(gòu)異質(zhì)集成系統(tǒng)架構(gòu)具有高度定制化、復雜的特點，孫鵬強調(diào)，必須依賴STCO（系統(tǒng)設計與工藝技術(shù)協(xié)同）聯(lián)合設計開發(fā)，才能實現(xiàn)其極致性能。而STCO的實現(xiàn)則需要生態(tài)鏈上下游緊密合作，以三維D2D設計流程為引導，以跨尺度仿真能力及仿真工具融合為基礎。

從技術(shù)路徑來看，三維集成主要分為器件級的三維立體結(jié)構(gòu)與系統(tǒng)級的三維異構(gòu)芯粒集成。器件級突破主要通過微縮器件尺寸與提高晶體管密度實現(xiàn)，但當前性能收益放緩，且成本、良率、可獲得性方面的挑戰(zhàn)不斷增加；系統(tǒng)級集成則以三維異構(gòu)方式增加體密度，通過多芯片重構(gòu)與集成，在平衡成本（7nm及以下工藝成本可減少13%～50%）的同時提升系統(tǒng)性能。兩類路徑面臨共同問題，即材料突破、功耗與散熱控制、工藝精度（光刻、表面態(tài)、原子級加工）的提升。

在集成規(guī)模與架構(gòu)創(chuàng)新方面，傳統(tǒng)2D SoC單核性能頻率提升放緩，已轉(zhuǎn)向多核并行，但最大面積受曝光尺寸限制（1×R 858mm2）。而三維集成可顯著提升計算系統(tǒng)集成規(guī)模，搭配計算芯片片上優(yōu)化、近存計算、大帶寬數(shù)據(jù)傳輸、創(chuàng)新架構(gòu)與算法等架構(gòu)優(yōu)化手段，能進一步釋放算力潛力。

晶圓級三維集成技術(shù)的工藝與設計協(xié)同挑戰(zhàn)

三維集成根據(jù)連接層級可分為PCB/板級I/O連接、裸片I/O連接、電路級（IP/Sub-IP/Standard cell）及晶體管級互聯(lián)。隨著連接密度指數(shù)級增加，制造工藝正從封裝級向晶圓級逐步演進。在高性能應用領域，晶圓級集成的需求及占比正逐步上升，推動三維集成向更多元方向發(fā)展。

從功能集成來看，三維集成實現(xiàn)了從存算分離到存算一體的轉(zhuǎn)變，器件形態(tài)不斷擴展，涵蓋DRAM/SRAM/NVM embedded/HBF/Emerging等多種類型；從工藝發(fā)展來看，集成工藝成分持續(xù)增加，從最初的接口互聯(lián)逐步延伸至層間互聯(lián)，再到器件互聯(lián)，從而推動工藝和材料的定向創(chuàng)新。

設計流程與仿真挑戰(zhàn)

三維集成技術(shù)需要高度的系統(tǒng)設計與工藝技術(shù)協(xié)同（STCO），才能實現(xiàn)極致性能和穩(wěn)定可靠的工藝實現(xiàn)，這對設計流程提出了較高要求。在設計仿真方面，主要面臨跨尺度、多物理場仿真以及2D/3D聯(lián)合仿真兩大挑戰(zhàn)。

跨尺度多物理場仿真挑戰(zhàn)集中在應力與熱仿真，由于三維集成結(jié)構(gòu)與材料特性復雜、堆疊層數(shù)多，導致應力/應變作用復雜，同時功率密度增加，散熱路徑復雜，有源層空間熱耦合增強。應對這一挑戰(zhàn)需實現(xiàn)跨尺度結(jié)合，通過全局快仿、局部弱點仿真、特定位置仿真優(yōu)化等效模型，但目前對于布局結(jié)構(gòu)應力弱點搜索，仍缺乏chip GDS level的算力與精度平衡的仿真工具，且需要熱感知的空間布局優(yōu)化工具支持block布局、走線、堆疊設計迭代。

信號完整性與互聯(lián)建模挑戰(zhàn)源于三維集成3D立體布局布線復雜度增加，互聯(lián)距離較intra-die增加，需為D2D I/O連接方式與直連方式建立不同設計流程與仿真工具庫，開展TSV垂直并行通道的R/L/C模型與損耗分析，以及3D與2D的聯(lián)合仿真（3D TSV/RDL/HB與2D routing耦合分析）。

此外，2D/3D聯(lián)合仿真挑戰(zhàn)則需要實現(xiàn)跨Fab、跨工藝節(jié)點的PDK（工藝設計套件）融合，以提升集成系統(tǒng)性能。這就要求推進三維EDA生態(tài)建設，實現(xiàn)不同EDA工具的Design kits與Design database融合，減少PDK的重復開發(fā)與維護，提升設計效率。

關(guān)鍵工藝挑戰(zhàn)

三維集成技術(shù)的關(guān)鍵工藝挑戰(zhàn)主要集中在大帶寬垂直互聯(lián)、大面積水平互聯(lián)與擴展堆疊高度三個方面。

在大帶寬垂直互聯(lián)領域，鍵合需突破對準精度、低溫鍵合、鍵合良率及可靠性難題，TSV/uTSV則須具備良好機械特性與低插入損耗。大面積水平互聯(lián)領域，硅轉(zhuǎn)接板需解決多層厚銅應力、光罩拼接工藝、缺陷控制與可測性問題，有源硅轉(zhuǎn)接板需實現(xiàn)MIM電容ESD、IPD、功率調(diào)控的嵌入及KGD重構(gòu)晶圓技術(shù)突破，有機轉(zhuǎn)接板/扇出需攻克多層高密度RDL、大帶寬硅橋、應力匹配難題，同時還要探索硅光轉(zhuǎn)接板的發(fā)展路徑。在擴展堆疊高度領域，需要做好多層堆疊應力管理（控制常溫與高溫應力應變）、提升多層鍵合良率（解決邊緣Roll-off、晶邊缺陷控制、對準補償、重構(gòu)晶圓平坦化問題），并開發(fā)低溫（<250℃）材料與工藝以滿足低熱預算需求。

針對FE三維集成涉及多樣化chiplet和異構(gòu)工藝整合、需支持客制化架構(gòu)的需求，孫鵬在會上提出武漢新芯的XMC 3DLink解決方案。不同于傳統(tǒng)制造工藝的標準技術(shù)平臺，該方案以“靈活架構(gòu)+標準工藝模塊”為核心，支持靈活架構(gòu)及標準工藝模塊選項，能夠助力客戶快速實現(xiàn)設計落地與產(chǎn)品導入。