引言：前段時間給大家做了芯片設(shè)計的知識鋪墊（），今天這篇，我們正式介紹芯片設(shè)計的具體流程。

芯片分為數(shù)字芯片、模擬芯片、數(shù)?；旌闲酒榷喾N類別。不同類別的設(shè)計流程也存在一些差異。

接下來，我們就以數(shù)字芯片為例，詳細看看芯片到底是如何設(shè)計出來的。

█芯片設(shè)計的主要流程

芯片的設(shè)計，總體分為規(guī)格定義、系統(tǒng)設(shè)計、前端設(shè)計（Front-End Design） 和后端設(shè)計（Back-End Design）四 個階段。

網(wǎng)上有些資料為了簡單，也會將規(guī)格定義和系統(tǒng)設(shè)計也歸入前端設(shè)計。

上篇文章小棗君給大家說過，現(xiàn)在主流的芯片設(shè)計思路是自頂向下（Top-Down），也就是“先宏觀，再微觀”。

簡單來說，就是先做芯片整體設(shè)計（功能、接口、模塊），再做各個模塊的設(shè)計。做模塊設(shè)計的時候，先設(shè)計邏輯原理（寫代碼），然后再用EDA工具轉(zhuǎn)化為邏輯電路圖（網(wǎng)表），最后再設(shè)計物理電路圖（版圖）。

整個過程，穿插著大量的“設(shè)計-驗證（仿真）-設(shè)計-驗證 （仿真） ”循環(huán)。需要確保每一步都準確無誤，才會進入下一步。

四大階段中，前端設(shè)計，就是邏輯設(shè)計。主要是 將芯片的功能需求轉(zhuǎn)化為可實現(xiàn)的電路邏輯，確保功能正確性， 不考慮物理實現(xiàn)細節(jié) 。

后端設(shè)計，則是物理設(shè)計， 專注于物理實現(xiàn)，將前端的設(shè)計轉(zhuǎn)化為實際的版圖 。這個階段需要 腳踏實地， 考慮 制造工藝約束、信號完整性、功耗管理等實際問題， 解決物理實現(xiàn)的工藝挑戰(zhàn) 。

前端設(shè)計和后端設(shè)計的各個子階段如下圖所示：

接下來，我們分別進行介紹。

█規(guī)格定義

芯片設(shè)計的第一步，是搞明白自己到底要做一款什么樣的芯片。

這不是領(lǐng)導(dǎo)拍腦袋決定的，而是需要芯片設(shè)計團隊和客戶（甲方）以及利益相關(guān)方進行充分溝通，了解具體設(shè)計需求之后確定的。

需求包括：到底要實現(xiàn)什么功能，用于什么環(huán)境，算力、成本、功耗大概是多少，需要提供哪些接口，需要遵循什么安全等級，等等。

所有的需求會轉(zhuǎn)化為芯片的基本參數(shù)，最終以 Spec（ 芯片規(guī)格說明書）文件 的形式進行記錄。芯片設(shè)計的基本要求，就此確定。

█系統(tǒng)設(shè)計

接下來，就要由架構(gòu)工程師出馬了。

架構(gòu)工程師要根據(jù)規(guī)格Spec，設(shè)計具體的實現(xiàn)方案。包括但不限于：整個芯片的架構(gòu)、業(yè)務(wù)模塊、供電、接口、時序、性能指標(biāo)、 面積和功率約束等 。

芯片的架構(gòu)主要由芯片的類別和功能所決定。

如果芯片主要用于通用計算和數(shù)據(jù)處理，馮?諾依曼架構(gòu)可能是一個合適的選擇。如果側(cè)重于高速的數(shù)據(jù)處理和實時性要求高的應(yīng)用，如數(shù)字信號處理或一些特定的嵌入式系統(tǒng)，哈佛架構(gòu)可能更具優(yōu)勢。

對于復(fù)雜的芯片設(shè)計，還可能采用多核架構(gòu)或異構(gòu)集成架構(gòu)（混搭）。

芯片的整體布局（示例）

選定架構(gòu)之后，架構(gòu)師還要在細節(jié)上進行優(yōu)化和創(chuàng)新。例如調(diào)整各個功能模塊之間的連接方式、優(yōu)化數(shù)據(jù)通路以減少延遲，或者采用新的計算模式，等等。

架構(gòu)師還要確定哪些功能可以用軟件實現(xiàn)，哪些部分需要用硬件實現(xiàn)。上篇小棗君介紹過IP核，哪些部分要采購IP核，哪些部分自己做，也是由架構(gòu)師決定的。

█前端設(shè)計（邏輯設(shè)計）

好了，開始進入前端設(shè)計部分了。我們保持耐心，一步一步來看。

· HDL編碼

首先，是進行HDL（ Hardware Description Language，硬件描述語言） 編碼。

架構(gòu)設(shè)計方案完成后，芯片 設(shè)計工程師將根據(jù)方案， 針對各模塊進行具體的電路設(shè)計。他會使用專門的硬件描述語言（Verilog或VHDL），對具體的電路實現(xiàn)進行RTL（Register Transfer Level， 寄存器傳輸級 ）級別的代碼描述。

簡單來說，就是用代碼來表述 芯片的邏輯功能和數(shù)據(jù)傳輸。

Verilog作為一種常用的硬件描述語言，能夠?qū)﹄娐罚ㄏ到y(tǒng)）進行多層次描述，包括系統(tǒng)級、算法級、寄存器傳輸級（RTL級）、門級和開關(guān)級。在數(shù)字IC設(shè)計流程中，RTL級描述最為關(guān)鍵和常用。因此，Verilog代碼也常被稱作RTL代碼。

Verilog代碼范例（32位加法器）

需要注意的是，HDL編碼需要結(jié)合晶圓廠提供的庫（libaray）和器件（device）等基礎(chǔ)資源來設(shè)計。有些芯片設(shè)計工程師也會基于晶圓廠提供的資源，進行底層優(yōu)化設(shè)計。

·仿真驗證

HDL編碼完成之后，就要開始第一波驗證（Verification）了。

前面我說過，芯片設(shè)計幾乎每一步都要進行驗證或仿真，就是為了確保不出錯，因為出錯的代價實在太大。

這一步的仿真驗證，主要包括電路邏輯功能方面的驗證，也就是證明設(shè)計的功能是否符合設(shè)計規(guī)格中的定義，是否存在邏輯實現(xiàn)錯誤。

如果發(fā)現(xiàn)錯誤，就需要返回上一步，進行修改，甚至要返回方案設(shè)計階段進行修改。修改之后，再重新進行驗證。

驗證方法包括：（借助工具）通過在搭建的驗證環(huán)境中輸入激勵（就是加輸入信號），然后看檢測輸出波形是否和預(yù)期一樣，以此來進行判斷。

驗證仿真的工具主要包括VCS、Qustasim等EDA工具（進行編譯和仿真），以及Verdi等工具（進行debug）。

需要注意的是，這個階段的仿真，也被稱為“前仿真”。待會我們還有一個“后仿真”。

“前仿真”是在理想狀態(tài)下進行的。它基于理想化的抽象模型，忽略物理延遲和布線細節(jié)，專注于功能正確性。

·邏輯綜合

接下來，驗證工程師要使用一些EDA工具，將RTL代碼翻譯成門級網(wǎng)表（ Gate level Netlist），也就是 實際的邏輯門電路（也包含了邏輯結(jié)構(gòu)和連接關(guān)系，也是后端設(shè)計的關(guān)鍵輸入） 。

門級網(wǎng)表的樣例

這個步驟就是邏輯綜合（ Synthesis） ，有時候直接簡稱“綜合”。

邏輯綜合主要包括翻譯、優(yōu)化、映射步驟。

翻譯：先將Verilog/VHDL代碼轉(zhuǎn)換為工藝無關(guān)的、初級的、未優(yōu)化的通用門級電路。

優(yōu)化：邏輯綜合需要設(shè)定約束條件，也就是希望邏輯綜合出來的電路在面積、時序、時延等（PPA）目標(biāo)參數(shù)上達到的標(biāo)準。優(yōu)化，是根據(jù)約束條件和工藝庫（由晶圓廠提供）參數(shù)，進行邏輯結(jié)構(gòu)調(diào)整，去掉冗余單元，以此滿足要求。

映射：最終，將門級邏輯電路映射到的工藝庫上。

需要注意的是，不同晶圓廠的工藝庫，門電路基本標(biāo)準單元（standard cell）的面積、時序參數(shù)是不一樣的。所以，選用的庫不一樣，綜合出來的電路在面積、時序上就不一樣。

·靜態(tài)時序分析

靜態(tài)時序分析（ Static Timing Analysis，STA），也屬于驗證的范疇，主要是在時序上對電路進行驗證。

具體來說，是在不提供激勵的情況下，驗證設(shè)計時序特性，檢查電路是否存在建立時間（setuptime）和保持時間（holdtime）的違例（violation）。

這句話有點難理解，要搞懂它，就要先搞懂時序（timing）。

前面我們多次提到時序。 芯片時序是集成電路設(shè)計中確保信號傳輸與時鐘同步的關(guān)鍵技術(shù)， 非常重要。

電子設(shè)備由時鐘信號驅(qū)動，如果時序存在問題，各個模塊之間的工作節(jié)奏就會錯亂，影響各個元件以及整個芯片的工作頻率，進而影響整體性能。

在數(shù)字電路中，一個寄存器如果出現(xiàn)前面說的違例，就無法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)。所以，以寄存器為基礎(chǔ)的數(shù)字芯片功能，就會出現(xiàn)問題。

靜態(tài)時序分析（STA）的作用，主要體現(xiàn)在以下幾個方面：

首先，它能幫助我們確定芯片的最高工作頻率。

通過詳細的時序分析，工程師可以更好地控制工程的各個環(huán)節(jié)，從而減少延遲，盡可能地提升芯片的工作頻率。

芯片的最高工作頻率由網(wǎng)表（netlist）的關(guān)鍵路徑?jīng)Q定。關(guān)鍵路徑是網(wǎng)表中信號傳播時延的最長路徑。

其次，靜態(tài)時序分析也是檢查時序約束是否滿足的重要手段。

在時序分析的過程中，我們可以查看目標(biāo)模塊是否滿足預(yù)設(shè)的約束條件。如果不滿足，分析結(jié)果將幫助我們精確地定位到問題點，并給出詳細的改進建議。

最后，靜態(tài)時序分析還能用于分析時鐘質(zhì)量。

時鐘信號存在抖動、偏移和占空比失真等缺陷。通過時序分析，我們可以有效地驗證這些缺陷對目標(biāo)模塊性能的影響。

STA工具，包括Synopsys的PT（Prime Time）工具等。

它可以分為三個基本步驟：

1、將netlist看成一個拓撲圖；

2、進行時延計算（連線時延net delay、單元時延cell delay）；

3、找到關(guān)鍵路徑，并計算時延，進行判斷。

·形式驗證

這一步也是驗證，是從功能上對邏輯綜合后的網(wǎng)表（netlist）進行驗證。

形式驗證 主要通過數(shù)學(xué)手段來完成，不考慮工藝因素， 無需激勵或時序檢查即可進行 。

在形式驗證中，等效性檢查（也叫等價性檢查）是一種常用方法。

它通過將當(dāng)前設(shè)計與已知的黃金設(shè)計（功能驗證后的HDL設(shè)計）進行對比，來確認設(shè)計的功能等效性，確保邏輯綜合過程中沒有改變原先HDL描述的電路功能。

覆蓋率，是評估驗證充分性的一個關(guān)鍵指標(biāo)。它主要分為兩大類：代碼覆蓋率和功能覆蓋率。

代碼覆蓋率，旨在檢查RTL代碼是否冗余，并確保設(shè)計要點得到全面遍歷。

功能覆蓋率，專注于檢查自定義container（容器）中的功能是否被充分測試。

在前端設(shè)計的最后階段，需要完成代碼覆蓋率的充分性審查。對于未達到100%覆蓋率的情況，需要給出合理解釋，以確保芯片功能不受影響。

以上驗證工作都完成后，前端設(shè)計（邏輯設(shè)計）就基本完成了。

幾個主要階段的輸入和輸出，如下表所示：

█后端設(shè)計（物理設(shè)計）

前端設(shè)計的結(jié)果，是得到了芯片的網(wǎng)表 （netlist） 電路。

不同的EDA工具，生成的網(wǎng)表文件的文件格式也不太一樣。例如*.v（Design Compiler，Synopsys公司）、*.vh（PKS，Cadence公司）和*.edf（Synplify ， Synplicity公司）。

后端設(shè)計，是要基于網(wǎng)表，制作出物理版圖。

具體來說，是先基于網(wǎng)表，在給定大小的硅片面積內(nèi)，對電路進行布局規(guī)劃（Floor Plan）、布局（Place）和布線（Route）。

然后，再對物理版圖進行功能和時序上的各種驗證（DRC、LVS、ERC等）。

最后，生成用于制造光掩模版和流片的GDS（Geometry Data Standard）版圖。

整個過程有點像制作PCB電路板。當(dāng)然，復(fù)雜度要高出無數(shù)倍。

接下來，我們來看每個步驟：

·可測性設(shè)計

可測性設(shè)計 （Design for Test，DFT） ，是為了方便后續(xù)對芯片進行測試，提前進行的自帶測試電路設(shè)計。

現(xiàn)在的芯片都很復(fù)雜，出現(xiàn)問題的話，往往很難查找原因。可測試性設(shè)計就是為將來找問題進行提前考慮。

可測性設(shè)計的常見方法， 是 在設(shè)計中插入掃描鏈、 內(nèi)建自測試（BIST）、 邊界掃描單元等特殊架構(gòu) ，將非掃描單元（如寄存器）變?yōu)閽呙鑶卧?提升電路內(nèi)部信號控制與觀測能力 。

DFT示例圖

在測試時，在 Scan-In階段加載激勵信號，在Capture階段捕獲組合邏輯響應(yīng)，最終通過Scan-Out移出比對，就能得出結(jié)果。

可測性設(shè)計技術(shù)的基礎(chǔ)評價指標(biāo)包括可控性和可觀測性。具體情況可以另行搜索網(wǎng)上資料，限于篇幅就不多介紹了。

注意，在有些文獻里，也會將可測性設(shè)計歸為前端設(shè)計的范疇。

· 物理布局

可測性設(shè)計之后，就要開始進行物理布局（layout）了。

物理布局是芯片設(shè)計流程中從邏輯視圖向物理視圖的轉(zhuǎn)換過程。

它需要考慮到元件的尺寸、形狀、相互之間的間距，以及連線的長度和寬度等各種復(fù)雜因素。布局的好壞，直接影響到芯片的信號抗干擾能力、寄生電容和電感的大小，決定了芯片的整體性能和可靠性。

好的物理布局，是要實現(xiàn)空間利用率、總線長度、時序的完美平衡。也就是說，空間利用率要盡量高，總線要盡量短，時序要盡量收斂。

物理布局的主要步驟包括：布局規(guī)劃、布局、時鐘樹綜合、布線等。我們逐一來看：

· 物理布局之布局規(guī)劃

布局規(guī)劃 （Floor Plan）， 就是規(guī)劃放置芯片的宏單元模塊，在總體上確定 核心區(qū)域（Core Area）、電源網(wǎng)絡(luò)和關(guān)鍵模塊位置 ，如IP模塊、RAM、I/O引腳等。

這個步驟沒有標(biāo)準的最佳方案，但又有很多細節(jié)需要考量。

設(shè)計者需要根據(jù)電路的功能和性能要求，以及硅片的尺寸和工藝約束，來安排電路元件的位置。例如，設(shè)計者可能需要將高速或者熱敏感的電路部分放在芯片的中心位置，以便獲得更好的性能和熱分布。

在布局規(guī)劃的過程中，同樣要緊密結(jié)合晶圓廠的資料來。例如，晶圓廠提供的PDK（Process Design Kit，工藝設(shè)計套件）。

PDK包含了工藝相關(guān)的各種參數(shù)和模型，比如晶體管尺寸、層間距、金屬氧化層厚度等，就連線寬、線距等設(shè)計規(guī)則都與之相關(guān)。如果脫離PDK，你設(shè)計的東西，人家根本生產(chǎn)不了，就是白搭。

· 物理布局之 布局

布局 （ Place ），就是在規(guī)劃的區(qū)域內(nèi)，精準放置所有標(biāo)準單元、I/O pad、宏單元，實現(xiàn)整個電路邏輯 。

布局時，需要 平衡芯片利用率（70%~90%）、時序收斂和布線擁塞風(fēng)險。

· 物理布局之時鐘樹綜合

時鐘樹綜合 （ Clock Tree Synthesis， CTS ），簡單說就是時鐘的布線，構(gòu)建時鐘網(wǎng)絡(luò)。

前面說了，時鐘信號在數(shù)字芯片中起到了全局指揮的作用。我們在布放時鐘線的時候，需要對稱式地連接到各個寄存器單元，從而使時鐘從同一個時鐘源到達各個寄存器時，時鐘延遲差異最小。（ 時鐘偏差通常需控制在時鐘周期的10%以內(nèi)。）

· 物理布局之布線

這里的布線（Routing），就是普通信號布線了，包括各種標(biāo)準單元（基本邏輯門電路）之間的走線。

在滿足工藝規(guī)則和布線層數(shù)限制、線寬、線間距限制和各線網(wǎng)可靠絕緣的電性能約束條件下，需要對信號線進行合理規(guī)劃，將各單元和I/O pad（輸入/輸出焊盤管腳）連接起來。

布線工具界面

設(shè)計者需要根據(jù)信號的頻率和時序要求，以及工藝的布線規(guī)則，來安排信號線的路徑和層次。例如，設(shè)計者可能需要使用多層金屬線來實現(xiàn)復(fù)雜的信號交叉，或者使用特殊的布線技術(shù)來降低信號的傳播延遲。

經(jīng)過反復(fù)的檢測與優(yōu)化，最終會呈現(xiàn)出如下的電路圖。

或者是這樣：

這就是版圖，包括了 平面幾何形狀、文本標(biāo)簽等與物理布局相關(guān)的信息，通常是一個圖形數(shù)據(jù)庫系統(tǒng)（graphic data system，GDSⅡ）文件。

圖中，我們可以清晰地看到藍、紅、綠、黃等不同色彩的區(qū)域，這些色彩區(qū)域分別對應(yīng)著不同的光掩模版（后面會說，芯片制造篇也提到過）。

·寄生參數(shù)提取和信號完整性分析

物理布局完成之后，又要開始進行驗證了。

導(dǎo)線本身的電阻、相鄰導(dǎo)線間的互感及耦合電容等因素（寄生參數(shù)），會在芯片內(nèi)部引發(fā)信號噪聲、串?dāng)_和反射等問題，導(dǎo)致信號電壓發(fā)生波動甚至失真。

因此，需要進行寄生參數(shù)的提取，以及信號完整性的分析驗證。

·靜態(tài)時序分析

在電路的每個單元位置和各項參數(shù)都已確定的情況下，需要再次進行靜態(tài)時序分析，以確保結(jié)果的準確性。

·形式驗證

和前面一樣。再做一次，確認一下電路功能是否與之前保持一致。

·后仿真（時序仿真）

后仿真，也叫時序仿真。

它是在物理布局完成后進行，通過注入實際物理參數(shù)（如延時、寄生效應(yīng)），驗證芯片在真實工藝條件下的時序、功耗及信號完整性，確保設(shè)計可制造且可靠 。

后仿真的核心關(guān)注點在時序驗證、物理效應(yīng)分析以及設(shè)計收斂。

時序驗證前面說過，是檢查建立時間（Setup Time）、保持時間（Hold Time）是否滿足，避免信號競爭、毛刺等問題。

物理效應(yīng)分析，是 評估信號完整性（如串?dāng)_、噪聲）、功耗熱點及電壓降。

設(shè)計收斂，是確保 芯片在目標(biāo)頻率下穩(wěn)定工作（如時鐘邊沿能否正確觸發(fā)寄存器）。

前仿真和后仿真的對比，如下表所示：

·物理驗證

物理驗證，主要包括LVS、DRC、ERC等檢查，目的是確保版圖的正確性和一致性。

LVS（Layout vs. Schematic）：版圖對原理圖一致性檢查，就是版圖與邏輯綜合后的門級電路圖的對比驗證。

DRC（Design Rule Checking）：版圖設(shè)計規(guī)則檢查，檢查連線間距，連線寬度等是否滿足工藝要求。規(guī)則通常都由晶圓廠提供，確保設(shè)計在制造過程中不會出現(xiàn)物理上的問題，例如短路、開路、間距不足等。

ERC（Electrical Rue Checking）：電氣規(guī)則檢查，檢查短路和開路等電氣規(guī)則違例。

·功耗分析

功耗分析是確保芯片性能（Performance）、功耗（Power）和面積（Area）（簡稱PPA）平衡的核心環(huán)節(jié)。

它其實貫穿于芯片設(shè)計的整個流程，在前面我們也有提到相關(guān)流程。它的兩大任務(wù)是分析IR drop（電壓降）和EM（電遷移），防止因此導(dǎo)致的芯片失效。

功耗分析的核心方法包括靜態(tài)功耗分析和動態(tài)功耗分析，常用工具包括 Ansys公司的Redhawk，Cadence公司的Voltus，以及Synopsys公司的Ptpx。

·工程變更

芯片設(shè)計有時候還會進行工程變更 （Engineering Change Order，ECO）。

也就是局部修改單元位置或布線，解決STA或后仿真發(fā)現(xiàn)的違例問題。通過工程變更，可以避免重新設(shè)計。

·簽核

注意！布局布線完成后的這幾個步驟，包括物理驗證、靜態(tài)時序分析、功耗和可靠性分析等，都屬于簽核（Sign-off）檢查。

簽核是流片前的最后一道“守門關(guān)”。

如果不滿足，就要回到物理設(shè)計做修改。如果還是不滿足，就需要返到電路設(shè)計和驗證環(huán)節(jié)。

如果全都滿足，那這個版圖就可以送去晶圓廠流片。

簽核也要采用EDA工具，包括了 IR分析簽核工具、時序分析簽核工具、物理驗證簽核工具等。

對于目前越來越復(fù)雜的工藝，實現(xiàn)簽核收斂（即所有檢查均通過）變得越來越困難。這主要是因為多種物理效應(yīng)（如工藝偏差OCV、信號完整性SI、電源完整性PI、熱效應(yīng)等）之間存在復(fù)雜的相互作用。

因此，簽核工具需要具備更精確的建模能力、更全面的分析功能，并且常常需要AI的輔助來加速分析和收斂過程。

以上，就是后端設(shè)計的主要流程。在實際項目中，其實還包括了附加流程，例如填充單元插入，以及隨著制造工藝不斷演進產(chǎn)生的DFM（可制造性設(shè)計）等。大家有興趣可以另外研究。

后端設(shè)計幾個主要階段的輸入和輸出，如下表所示：

后端設(shè)計全部完成之后， 就可以輸出最終的 GDSⅡ 文件了。文件包含以下信息：

層次結(jié)構(gòu)和頂層結(jié)構(gòu)：芯片的不同層和頂層結(jié)構(gòu)，包括金屬層、多晶硅層、掩膜層、膠片層等。

幾何信息：包括芯片各個部位的尺寸、形狀、位置以及與其他部位的連接方式等。

特殊功能區(qū)域：如聯(lián)排、防抖動區(qū)域、紋理區(qū)、DPJ (Diffusion Pocket Junction) 等。

材料屬性信息：描述每個層的材料類型、介電常數(shù)、厚度等。

█流片

最后，就是流片 （Tape-out） ！

物理版圖以GDS Ⅱ 的文件格式交給晶圓廠，就要開始流片，也就是試生產(chǎn)，制造幾十片的樣片。

流片為什么會叫Tape-out呢？

因為在上世紀七八十年代，芯片的設(shè)計數(shù)據(jù)都是寫到磁帶或者膠片里傳給工廠。設(shè)計團隊將數(shù)據(jù)寫入磁帶，叫Tape in。工廠讀取磁帶的數(shù)據(jù)，叫Tape out。隨著時間的推移，磁帶早已不用了，但是這個叫法一直沿用了下來。

晶圓廠拿到GDS Ⅱ文件，開始制作光刻掩模版（mask）。

光刻掩模版

光刻掩模版的制造過程和芯片晶圓的制造過程有點像，大概是這樣的：

1、借助無掩模光刻機讀取GDS Ⅱ版圖文件，對涂有光刻膠的空白掩膜版進行非接觸式曝光。這個步驟將照射掩膜版上預(yù)先設(shè)定的圖形區(qū)域，引發(fā)光刻膠的光化學(xué)反應(yīng)。

2、經(jīng)過顯影和定影處理后，曝光區(qū)域的光刻膠將溶解并脫落，從而暴露出下方的鉻層。

3、采用鉻刻蝕液進行濕法刻蝕，將暴露的鉻層刻蝕掉，以形成透光區(qū)域。同時，受光刻膠保護的部分鉻層則得以保留，從而形成不透光區(qū)域。

4、對掩膜版進行徹底清洗。這樣，掩膜版上便形成了具有不同透光率的平面圖形結(jié)構(gòu)。

基于掩模版，制作芯片。然后，芯片設(shè)計企業(yè)對芯片進行詳細的測試，看是否流片成功。

如果成功，那就congratulations！如果失敗，就要評估能不能降級使用。如果不能，那就要么砸錢重來，要么宣告放棄！

好啦，以上就是數(shù)字芯片的整個設(shè)計過程。大家都學(xué)廢了嘛？

參考文獻：

1、《 一顆芯片的誕生（設(shè)計）》，科技朋克Roy；

2、《芯片設(shè)計制造過程探秘》，知識的拾荒者；

3、《 介紹數(shù)字芯片設(shè)計的十大流程》， e-works胡中揚；

4、《 一步一圖，帶你全面了解模擬芯片設(shè)計流程》， icguide；

5、《 構(gòu)建您自己的芯片設(shè)計知識庫：一份全面的實踐指南》，GKLBB，博客園；

6、《中國EDA行業(yè)深度研究報告》，億渡數(shù)據(jù)；

7、《 一文了解芯片設(shè)計全流程》，胡說漫談，知乎；

8、維基百科、百度百科、各企業(yè)官網(wǎng)。