復旦大學在二維電子器件工程化道路上再獲里程碑式突破！

二維材料因其單層厚度下的優(yōu)異電子特性及范德華異質結構的能帶調控能力，顯著擴展了硅技術的器件縮放潛力，并催生了全新器件機制。工業(yè)界與學術界長期追求集成突破，以期在系統(tǒng)層面展現(xiàn)二維電子學優(yōu)勢。然而，現(xiàn)有技術面臨三大挑戰(zhàn)：CMOS芯片表面粗糙度（典型值1–2 nm）引發(fā)表面隨機應力與界面空氣間隙，影響二維材料電學特性；三維架構與封裝過程中的電-熱-機械沖擊易損傷敏感二維材料；二維電子學與成熟CMOS平臺間缺乏跨平臺系統(tǒng)設計與兼容性驗證方法。

鑒于此，復旦大學周鵬教授和劉春森青年研究員報道了一種通過原子器件到芯片（ATOM2CHIP）技術實現(xiàn)的全功能二維NOR閃存芯片。該技術結合了優(yōu)異的二維電子器件作為存儲核心與強大的CMOS平臺以支持復雜指令控制。ATOM2CHIP藍圖包括全棧片上工藝和跨平臺系統(tǒng)設計，提供了從新興器件概念到實用芯片的完整框架。全棧片上工藝通過平面集成、三維架構和芯片封裝，實現(xiàn)了基于全芯片測試的94.34%高良率?？缙脚_系統(tǒng)設計則處理了二維電路設計和二維-CMOS模塊兼容性驗證，使芯片具備8位命令、32位并行、指令驅動和隨機訪問等復雜功能。這些成果展示了一種高效的系統(tǒng)集成策略，凸顯了二維電子系統(tǒng)的優(yōu)勢。相關研究成果以題為“A full-featured 2D flash chip enabled by system integration”發(fā)表在最新一期《nature》上。作為全球首顆二維-硅基混合架構芯片，攻克了新型二維信息器件工程化的關鍵難題為新一代顛覆性器件縮短應用化周期提供范例也為推動信息技術邁入全新高速時代提供強力支撐。

值得一提的是，這也是復旦大學劉春森青年研究員2025年發(fā)的第二篇nature，周鵬教授2025年第四篇正刊！

劉春森，青年研究員，博導。2015年在吉林大學電子科學與技術學院獲得微電子學士學位；2019年在復旦大學微電子學院獲得博士學位；2019-2021年在復旦大學計算機學院從事博士后研究；2021年7月至今，在復旦大學芯片與系統(tǒng)前沿技術研究院擔任青年研究員。主持了國家重點研發(fā)計劃和上海市基礎研究特區(qū)等項目，曾獲國家教育部U40、自然基金委優(yōu)青、上海市科技創(chuàng)新啟明星和復旦大學學術之星等榮譽。

周鵬，復旦大學微電子學院副院長，教授，博士生導師，國家杰出青年科學基金獲得者。2000年獲得了復旦大學物理學學士；2005年畢業(yè)于復旦大學物理系獲博士學位。2005年7月至2008年4月任復旦大學微電子學院助理研究員。2008年5月至2013年12月任復旦大學微電子學院副研究員。2013年擔任復旦大學微電子學院教授。2016年獲國家自然科學基金優(yōu)秀青年科學基金資助，2018年入選科技部中青年領軍人才，2019年獲國家杰出青年科學基金資助，入選第四批國家“萬人計劃”科技創(chuàng)新領軍人才。2019年5月起任復旦大學微電子學院副院長。

【基于ATOM2CHIP技術的二維閃存芯片】

ATOM2CHIP藍圖如圖1a所示，將原子器件概念轉化為流片驗證的芯片。全棧片上工藝包含三大創(chuàng)新：共形粘附工藝緩解粗糙CMOS表面的殘余應力；模塊化三維架構將器件不兼容性轉化為二維-CMOS模塊接口設計；二維友好封裝方法通過區(qū)域特異性靜電放電保護與低熱應變預算封裝減輕ETM損傷?？缙脚_系統(tǒng)設計涵蓋串擾抑制電路、兼容負壓/高壓的CMOS電壓域及二維感知阻抗匹配設計?；谠摷夹g，作者在0.13 μm CMOS平臺上集成二維NOR閃存模塊，制成芯片。作者展示了采用0.13 μm技術節(jié)點制造的8英寸CMOS晶圓及芯片光學圖像（圖1b），核心電路模塊包括I/O、字線/位線/源線緩沖器、感測放大器、電源開關、上電復位電路和邏輯控制電路。圖1c中1 Kb芯片通過玻璃鈍化層與貫穿玻璃通孔實現(xiàn)隔離與通信。圖1d的電子顯微鏡圖像確認了集成結構與界面清潔度。

圖 1. 采用 ATOM2CHIP 技術實現(xiàn)的全功能 2D 閃存芯片

【全棧片上工藝】

二維閃存模塊通過后端兼容集成于粗糙CMOS芯片（圖2a左）。其三維架構（圖2a中）以單層MoS?為溝道、HfO?/Pt/HfO?為存儲堆疊。模塊化設計（圖2a右）將二維核心與CMOS平臺作為獨立模塊，通過專用接口連接，有效轉化兼容性問題。針對CMOS表面均方根粗糙度1.35 nm引發(fā)的應力問題（圖2b），共形粘附工藝通過逐步釋放轉移與多步退火實現(xiàn)材料穩(wěn)定附著（圖2c）。該工藝使器件閾值電壓分布呈現(xiàn)緊密區(qū)分（圖2d），顯著提升均勻性。在封裝方面，二維友好策略（圖2e）包含：區(qū)域特異性靜電放電保護（ESD1–4）；室溫低壓超聲波鍵合將泄漏電流降至<1 pA；室溫固化粘合劑減少熱損傷；光刻膠封裝防止環(huán)境退化。

圖 2. 全棧片上工藝

【跨平臺系統(tǒng)設計】

作者進一步展示了跨平臺兼容性驗證方法（圖3a）：首先設計基于NOR架構的串擾抑制電路，提取參數后開發(fā)兼容CMOS模塊，最終通過仿真驗證系統(tǒng)。半選方案將二維-CMOS接口壓降限制在7 V，避免擊穿并簡化電荷泵設計。針對負壓操作風險，圖3b的隔離NMOS采用隔離環(huán)與深N阱實現(xiàn)局部負壓應用，埋入N阱增強耐壓能力。阻抗匹配設計優(yōu)化緩沖器反相器鏈（圖3c），邏輯努力技術將傳播延遲最小化。感測放大器通過隔離位線電容（圖3d），使SA2讀取時間減少70%并準確讀取數據。時序驗證（圖3e）顯示芯片支持指令驅動操作、32位并行編程與隨機訪問。

圖 3. 跨平臺兼容性驗證方法

【全芯片功能演示與測試】

測試系統(tǒng)通過現(xiàn)場可編程門陣列傳輸指令，直流電源與任意波形發(fā)生器提供信號支持（圖4a）。數據流顯示：上電復位后，邏輯模塊解析指令，電源開關調整電壓域，緩沖器施加脈沖至存儲陣列（圖4b）。全芯片測試在5 MHz時鐘與500 ns脈沖下實現(xiàn)94.34%良率，超越國際半導體技術路線圖對閃存制造89.5%的要求。棋盤格編程測試達到93.55%單元正確率（圖4c），僅三個單元誤編程，證實串擾抑制有效。功耗方面，編程、擦除與讀取的功耗分別為5.2 mW、6.25 mW與5.7 mW，媲美商用NOR閃存。二維閃存單元編程能耗僅0.644 pJ/位，在嵌入式應用中潛力顯著。

圖 4. 基于全芯片測試的全功能演示

【總結】

本文通過ATOM2CHIP技術成功演示了全功能二維NOR閃存芯片。全棧片上工藝通過解決CMOS電路隨機粗糙度導致的隨機應力及傳統(tǒng)芯片封裝損傷，實現(xiàn)了94.34%的高良率。制備的二維閃存單元支持20 ns快速操作和0.644 pJ/位的低能耗。提出的跨平臺系統(tǒng)設計提供了確保采用新興機制的二維電子學與成熟CMOS平臺兼容的方法論。該二維NOR閃存芯片在5 MHz時鐘下展現(xiàn)出指令驅動操作、32位并行和隨機訪問能力。本工作為將前景廣闊的二維電子學概念轉化為實際應用提供了可行的技術路徑。

來源：高分子科學前沿

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