IT之家 9 月 28 日消息，YouTuber @High Yield 發(fā)現(xiàn)，AMD 計(jì)劃在下一代 Zen 6 處理器中引入全新的 D2D 互連技術(shù)，以取代現(xiàn)有的 SERDES 方案。值得一提的是，該技術(shù)已在 Strix Halo APU 上得到驗(yàn)證，表現(xiàn)出顯著的功耗優(yōu)化和延遲改進(jìn)。

從 SERDES 轉(zhuǎn)向“海量布線 / 線?！保⊿ea-of-Wires）

自 Zen 2 時代起，AMD 一直在使用 SERDES PHY 技術(shù)來實(shí)現(xiàn) CCD 芯粒間的高速互連。位于 CCD 邊緣的串行器將并行數(shù)據(jù)轉(zhuǎn)為串行比特流，再跨封裝傳輸至 I/O/SoC 芯片，最后再反向解串。

但從 AMD 這些年推出的產(chǎn)品來看，這一方法存在兩大問題：

• 能耗開銷：序列化 / 反序列化需要額外的時鐘恢復(fù)、均衡以及編解碼過程，增加不必要的能耗。
• 通信延遲：數(shù)據(jù)流轉(zhuǎn)換帶來額外延遲，不利于日益復(fù)雜的芯片通信需求。

這種設(shè)計(jì)在傳統(tǒng)處理器架構(gòu)下尚可接受，但隨著 NPU 等新模塊的引入，芯片間需要更低延遲、更高帶寬的連接方式。

Strix Halo 試水新一代方案

在 Strix Halo APU 上，AMD 通過臺積電的 InFO-oS（基于基板的扇出型集成封裝）與 RDL（重分布層）技術(shù)，引入了新的互連方式：

• 在芯片與基板之間的中介層布設(shè)多條細(xì)小的并行導(dǎo)線，實(shí)現(xiàn)寬并行端口通信；
• 移除了傳統(tǒng) SERDES 模塊，取而代之的是矩形的微型焊盤陣列，典型的扇出結(jié)構(gòu)特征；
• 數(shù)據(jù)無需再經(jīng)歷串行化與反串行化，降低了功耗與延遲，同時可通過增加端口數(shù)量來擴(kuò)展帶寬。

盡管這種“海量布線”（Sea-of-Wires）方法帶來明顯收益，但也帶來新的設(shè)計(jì)復(fù)雜度：

• 多層 RDL 的工藝難度更高；
• 布線優(yōu)先級需重新分配，因?yàn)樾酒撞繀^(qū)域已被扇出布線占用。

業(yè)界預(yù)計(jì)，Strix Halo 的互連創(chuàng)新將延續(xù)到 Zen 6 處理器，為 AMD 在能效與性能平衡上提供新的優(yōu)勢。IT之家后續(xù)將保持關(guān)注，敬請期待。